Laporan Akhir 2 Modul 2

-
Laporan 1


Laporan Akhir 1


1. Jurnal [Kembali]



2. Alat dan Bahan [Kembali]

Alat yang digunakan:

  • Software Proteus ver minimal 8.17

Bahan yang digunakan:
  • Power Supply
  • Ground
  • SPDT

  • IC 74LS112

  • Logic Probe

3. Rangkaian Simulasi [Kembali]

Rangkaian Modul

Rangkaian Percobaan

4. Prinsip Kerja Rangkaian [Kembali]

  • Prinsip Kerja T Flip Flop

    T Flip Flop sebenarnya bisa diperoleh dari J-K Flip Flop dengan menghubungkan j dan k akan menjadi satu input yaitu T. Pada rangkaian ini, saklar B1 dihubungkan ke set (S),  T dihubungkan ke Vcc sehingga memberi logika 1 ke input (T=1), B0 dihubungkan ke reset (R), dan B2 diabaikan karena don’t care.

    Dengan B0=0, maka input reset dalam keadaan aktif, artinya keluaran Q akan dipaksa menjadi 0 secara asinkron, tanpa menunggu pulsa clock. 

    Secara umum:

    • Jika T=0, maka setiap tepi clock flip flop tidak berubah (hold).

    • Jika T=1, maka pada setiap falling edge clock, keluaran Q akan toggle.

    • Tetapi pada kondisi khusus percobaan ini, karena reset aktif (B0=0), maka output Q dipaksa 0 meskipun T=1.

5. Video Percobaan [Kembali]



6. Analisa [Kembali]

  1. Analisis Input dan Output pada masing-masing kondisi, buatkan prosesnya menggunakan rangkaian dalam masing masing flip flop
  2. Analisa input dan output masing-masing kondisi sesuai jurnal!
                                                         

Komentar

Posting Komentar